请问大家如何评估PLL输出jitter？

是啊，怎么没有人回答啊，我也想知道知道啊！

有些仪器，比如agilent的比较高级的示波器是可以分析jitter的，直接给出结果。你可以上它的网站上看看。
如果条件有限，示波器总有吧，把示波器显示的数据取出来，自己用matlab分析。当然可能不够准确，因为取点有限。
不知你频率多少?是不是很高，频率太高，探头都把信号衰减得查不多了。

你可以通过Hspice仿真后得到的VCO输出，进行眼图叠加。可以得到抖动。

spectre RF simulator can do jitter simulation

我还以为是流片回来了，原来是设计仿真呀。

设计仿真测的jitter跟流片回来测试实际芯片还是有区别的。
仿真的时候不能很好的模拟真实的电源噪声等因素，所以测得的jitter只能用来参考。

7# cherry99
我的PLL是输入频率范围是100M~500M左右，请问这么高的频率的流片时需要考虑哪些因素。还有这么高的频率怎么测试啊?谁有相关的文献可以参考啊

自己顶一个

频率不算高，正常。
先考虑一下用什么样的pad，
PCB设计时也要小心。
用频谱分析仪和高速的示波器都可以测。

10# bettersilicon
请问下在仿真的时候的jitter怎么测量?我用spectreRF测得jitter貌似不对啊。我想问下不用spectreRF怎么测，有没有片上测量方法?

电源噪声可以随机加 然后仿瞬态 叠眼图
MOS管噪声估计加不进去,所以仅能有个大概的分析

高手我不太明白你的意思。怎么随机加电源噪声啊?什么是叠眼图?有什么资料可以参考吗?
谢谢~

wavescan带的计算器有eye diagram分析。

似乎也只能叠眼图來估計

似乎也只能叠眼图來估計

告诉你，上面的方法都不对，tran仿真是没有噪声的，tran下也不能加入噪声。 一：噪声只能进行统计，没法在tran下模拟出来  二：加入了也没法仿  三： 能仿也仿不动   。   不信你试试。
但是你可以做pnoise仿真，然后将频域的pnoise转换为时域的jitter。（分模块做，然后再进行系统换算，PLL整体没法做。）  
一般仿真出来的与实测的比较接近。不过你的输入范围（不是输出?）在100M~500M不是很好弄，需要仔细选择IO，在做PCB的时候也要特别注意，要不然，你的时钟信号可能送不到PLL里面去。(一般的PLL输入频率都比较低，因为普通的晶体的频率都不高，40M以下吧)

楼上的哥们，“将频域的pnoise转换为时域的jitter”怎么操作哦?

記得加noise

同问~

很多大大的專業回覆還真不錯

一般我的做法是在电源上加一个和PLL带宽同频的方波，用一个计算RMS jitter的verilog-a模块测试输出的clock。
必要时可以用一个加有jitter的参考时钟模块（verilog-a写的，在cadence verilog-a writer 中可以自动生成）。
这种测试方法应该也只能提供一个参考。
ps：保守估计，测试结果大概要比仿真结果大2～3倍。

nice...

困惑,

我有个问题请教一下：
      我现在需要用xilinx spartan6器件锁相环，输入晶振频率没有限制，但是经过PLL倍频后需要125MHz频率输出，且jitter≤50ps，比如输入50M 70M 80MHz都行，我的问题是ISE配置向导中我怎么设置才能在最后的输出125MHz对应的jitter在255ps左右，即有高手能够教我配置向导具体设置方法，十分感谢各位！

use Matlab can simulation jetter

这个问题疑惑很久了！
在仿真阶段大多时候是对环路进行 tran 仿真，然后用scope 里time domain中的jitter分析直接看结果，这种方式得出的jitter只是反映出静态的失配，如chp的mismatch导致的抖动，并没有把电源噪声，器件噪声包括在内，所以得出的结果肯定跟实测结果是对应不上的！不知道大家都是怎么做的?

学习了

不能对PLL整体测量jitter吗?你说的这个线性叠加可靠吗?

先做HB分析，再测量相位噪声，再将相位噪声转换为jitter
.hbosc tone=2g nharms=10 probenode=outn,vss,0.9
.phasenoise v(outn) dec 10 1k 10e6 method=0 carrierindex=1
.measure phasenoise rms_jitter RMSJITTER phnoise from =1k to =1meg

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