电源地干扰对基准模块输出的影响

RT 请教一个问题:从外部环境来讲，希望基准模块的电源、地是稳定的，但是soc中可能会存在干扰信号，一方面是如何减弱这些干扰信号，避免影响模块；另一方面，当干扰信号无法避免时，eg幅值为±10% VDD的正弦信号分别串联在电源地上时，如何保证输出基准的稳定性?求指点，多谢了！

首先，这个干扰时无法避免的，只能尽量减小，要减小，第一是采用对这个干扰敏感度低的电路结构，第二，结构确定了，挂点电容吧。

RC filter

   试了个没有使用运放结构的电路，抗干扰能力提高了些，但是静态特性降了不少。有点儿折衷的意思。不知道是否乐意分享一下运放结构改善抗干扰的方式。多谢！

   可能我没有把问题陈述的很清楚，您所建议的filter可以滤除较小的ripple，但目前的问题是，存在干扰的情况下，输出电压有所下降，特别是干扰信号频率超过反馈环路带宽的情况下。  多谢回复参与。

DC值相对于地发生了变化，你是这意思吗?

   是的，地存在高频干扰信号（eg 300mV 10MHz sinwave）的情况下，输出基准电压与地的电压差出现了降低。

   这个只能在电源地直接加电容了。这是由于BJT的非线性引起的

这种现象是ground bounce，地弹跳。没有特别好的办法处理，尝试把bgr的地作为整个芯片的参考地吧。

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