candence中verilog—a
录入：edatop.com 阅读：
初学candence，想在其中用verilog-a编写一个器件，但是不知道该如何操作。添加view为veriloga的cell后出现下图，之后该如何操作，如何保存和生成symbol模块?求指点。
functional还是什么库里有一些VCO之类的，有自带verilogA代码。
图上这个界面编几句代码后保存就好。 和vi编辑器保存一样的方法。保存后好像会自动问你要不要生成symbol
这个编辑器用不习惯，可以换成gedit，我习惯这样，在initial文件里添加上定义语句就ok。
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
上一篇：小弟在安装candence ic615时出现下图情况，一直搞不懂怎么回事，求助高手急救！
下一篇：菜鸟问题：为什么需要PMOS？为什么不只用NMOS？
