横向PNP管的beta怎么可以到150多！？

令人郁闷，疑惑，惊奇，恐怖，呕吐……
纵向npn管的beta才120左右，
而横向pnp管的beta都在150以上，甚至有200+的
一直怀疑我拿到的工艺文件是不是有问题啊！
这可是直接从Belling（贝岭）拿来的，他们的测试报告也是150+
我测的也是差不多，
国内公司啥时候变的这么先进了，
P.R.Gray的书上好象横向pnp管的beta都是30-50的吧

是BF吧
他们的测试方法不一样,是用专门的仪器测试的
和我们的理解不一样

比如BF=150,BR=20
我具体测试过,beta=ic/ib,就是150左右的
所以就是我们所理解的beta,没有什么问题

lateral pnp 放大倍数很大，具体多大还得看看他的结构是怎么设计的

一直以为lateral PNP管的beta上不去的,最多50左右
现在才知道错了,但是还是不明白原理
晶体管原理上说
bipolar的beta和基区厚度有关,和基区与发射极的浓度差有关
(1)基区约薄,beta越大,但是耐压也会低
(2)发射极与基区的浓度差约大,beta也约大
不过学了好久了,都还给老师了,哈哈
有空翻翻晶体管原理,
不过现在bipolar都成为大家鄙视的对象了
大家看看管子的结构

看了BCD的东西以后，在看看coms，就觉得这个东西结构，原理都无法和bcd相提并论的。
学无止境，大家还是戒躁努力学习吧

我是菜鸟一个，对高手总是肃然起敬对，看了贴子，一面遥望未来，一面感叹人生，欲说无语……

小编fuyibin的这个LPNP的beta很大的问题我也遇到过，虽然我没亲自测试过，但我请教过研究纯bipolar工艺和提取模型的人，他们告诉我他们的实测经验就是这样的！ 我也是看P. R. Gray的书学习Biplora电路设计的，而且也看过比Gray的书更为经典的Grebene的《Bipolar and MOS Analog Integrated Circuit Design》一书，教科书上都说LPNP的beta非常低，但实际的36V的纯Bipolar工艺的LPNP的Beta值不比NPN小，而且通常是高于NPN的Beta值。
我个人认为（没有实测验证过），教科书上应该没错。实际的测试和提取模型参数的方法可能有问题，比如：LPNP的结构比较复杂，含有一个寄生的Substrate VPNP，而且Emitter/collector/Base区存在较严重的反偏隔离二极管漏电，因此仅从外部端口上看Beta=Ic/Ib的结构并不能反映本征的LPNP部分的器件特性，这个Beta=Ic/Ib结果中包含太多的其他寄生结构的影响。第二个原因：教科书上都说，LPNP的Beta是Ic的函数，并且同样工艺中所能做的最好的LPNP比NPN，在能达到的最大Beta值时的Ic_lpnp<<Ic_npn，所以很多时候可能LPNP的Ic设置得太大了，造成了有些高阶效应！
所以，对于LPNP的Beta参数的提取，个人觉得不能简单使用Beta=Ic/Ib这个公式，而是要按照大信号曲线拟合的原理，测试时最好用电流源偏置Ic，扫描Ic几个数量级的变化（最好是用Octave而不是线性或log方式）来测量Ib，而不是用电压源驱动线性扫描Vbe来测量Ic和Ib。
     用上述方法得到的较多的（Ic，Ib）测量数据点，绘制成Ic v.s. Ib的线性坐标图像，然后在线性坐标图像中找到最大的“近似直线的区域”：在此区域中求 Beta应该约=DeltaIc/DeltaIb。
     用这种方法也能够发现寄生的器件或高阶效应随着Ic过大或过小，Ic和Ib的函数关系偏离“线性特性”的直流大信号特性。

顺便再提一点个人的理解：很多教科书上通常只对“本征的”器件部分进行详细介绍，但实际的集成电路工艺中几乎全部都有寄生结构和寄生器件。这些寄生的东西在某些条件下对“所谓的简单本征器件外部端口模型”的影响很少有教科书给予解释和分析，这是多数教科书的“通病”，当然教科书本书通常仅仅是给学生打基础的而不像“专著”或工程性的“百科全书”。
我曾经被一个n井CMOS工艺下的LDO设计中的PMOS器件的模型“愚弄”过，导致了项目流片失败。通常的工艺PDK中PMOS被建模为一个4端器件，其实nwell中的PMOS应该被建模为5端器件，nwell到Psubstrate的反偏隔离二极管通常被扔掉了，如果PMOS的Body与Source端连接在一起做PMOS型的“Source Follower”，如果没有这个Dnw_psub二极管，而且恰好这个PMOS “Source Follower”驱动了LDO的最大的功率PMOS "Pass Power Transistor”。导致LDO的零极点仿真完全错误，做出来功能都不正确！

    应该还好吧
反偏diode的接电容一般小于栅电容，而且驱动管也会小于功率管
不过结电容的面积倒是大不少的说

对于实际“工程和工业界”的设计，我个人觉得最好多看看工业界的“老手或高手”写的书，而不是“学术界”的“教授”们写的教科书。
比如，555电路的发明人

对于实际“工程和工业界”的设计，我个人觉得最好多看看工业界的“老手或高手”写的书，而不是“学术界”的“教授”们写的教科书。
比如，555电路的发明人Hans Camenzind写的《Designing Analog Chips》，网址www.designinganalogchips.com。这本书的第2-13节里有对LPNP的模型的描述！里面暗示了LPNP的大的Beta主要由substrate VPNP造成的。
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对于实际“工程和工业界”的设计，我个人觉得最好多看看工业界的“老手或高手”写的书，而不是“学术界”的“教授”们写的教科书。
比如，555电路的发明人Hans Camenzind写的《Designing Analog Chips》（http://www.designinganalogchips.com/），该书的2-13节：

对于实际“工程和工业界”的设计，我个人觉得最好多看看工业界的“老手或高手”写的书，而不是“学术界”的“教授”们写的教科书。
比如，555电路的发明人Hans Camenzind写的《Designing Analog Chips》（http://www.designinganalogchips.com/），该书的2-13节暗示LPNP的里的Beta最大的是寄生的那个substrate VPNP！：
The Model for the Lateral PNP Transistor
For a lateral PNP transistor the Spice bipolar transistor model alone
is woefully inadequate. This type of transistor
not only produces a substrate current when it
saturates but also in its normal operation;
neither of these is present in the Spice model.
To correct this flaw, we need to use a
subcircuit again, only this time two additional
transistors are required, one to cause the
substrate current at saturation (Q21) and one at
normal operation (Q31); the parameters of the
latter (particularly IS and BF) are chosen so that
the substrate current is smaller than that of Q11
(generally about 20%).
The model for this subcircuit looks like this:
.SUBCKT PNP1 1 2 3 4
QP11 1 2 3 QP1
QP21 4 2 1 QP2
QP31 4 2 3 QP3
.ENDS
And the models, again for an arbitrary example of a 20-Volt
process:
.MODEL QP1 PNP IS=1E-16 BF=89 VAF=35
+ IKF=1.2E-4 NK=0.58 ISE=3.4E-15 NE=1.6 BR=5
+ RE=100 RC=800 KF=1E-12 AF=1.2 XTI=5 ISC=1E-12
+ CJE=0.033E-12 MJE=0.31 VJE=0.75 CJC=0.175E-12
+ MJC=0.38 VJC=0.6 TF=5E-8 TR=5E-8
+ XTF=.35 ITF=1.1E-4 VTF=4 XTB=2.3E-1
.MODEL QP2 PNP IS=5E-15 BF=150 RE=100 TF=5E-8 XTI=5
.MODEL QP3 PNP IS=1E-18 BF=25 CJC=0.85E-12
+ MJC=0.42 VJC=0.6 XTI=5 RE=100

这个还没考虑过，不过应该不是模型的问题吧

    这个在之前cascode运放设计时也碰到过，cascode的P管衬底与源相接，但是前仿不能仿出Nwell-Psub的寄生反偏二极管对次极点的影响。后仿如果提参时选择打开某些switch，可以提出来。

双极工艺还是很有优点的，有空多看看

推荐看看 这本书Bipolar and mos analog integrated circuit design

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