SpectreVerilog 报错说Verilog语法错误
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用SpectreVerilog进行混合仿真时，居然报Verilog语法错误还有就是说有些IO没有声明，但是我在modelsim和ams仿真都是没有问题的。请高手帮忙解决一些，谢谢。
在线等小时了，高手快帮个忙啊。
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