我在使用Verilog-a仿真，现在已经写好一个模块的Verilog-a，该如何写一个testbench
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在Cadance下仿真，一个控制模块使用Verilog-a描述，现在需要给这个模块赋初始值，并且输入时钟等激励，请问在Verilog-a语法中应该如何来表示 Verilog中的`timescale #delay always initial 这些语句?求大神告知~！
verified by analog simulation
不好意思，没看明白。能不能稍微详细一点?谢谢
直接把它当成一个电路模块，然后加信号源
谢谢！可是还有一点问题就是，有几根线需要多位输入，比如我有一个input是 test[3:0] ，那我应该如何将4个电压源按顺序并在一根总线输入进去呢
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试试直接总线的形式吧，我没试过，但我觉得可行
是的！我已经解决啦，就是直接用电压源输入激励，通过总线对多位输入信号赋值。
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