亚阈值电流的问题

仿真NMOS管开关，发现Vgs<0时，电流在pA量级，但是观察NMOS管的状态，id是aA量级，和仿真结果不一致。
并且漏电流不再随MOS管的W、L、Vg变化，只随Vds和温度变化而变化，
这和教科书上讲的漏电流和(W/L)exp[(Vgs-Vth)/Vt]成正比相矛盾
请问在Vgs<0之后，MOS管的漏电流是不是不再满足指数衰减的函数关系?
这个保持不变的漏电流是从哪里产生的?
谢谢

顶啊啊啊啊啊

扩散电流，而仿真是根据库里提供的模型进行的，与设计可能有区别，但对一般电路不需关注

Vgs<0?
没有这么用的吧，这个不是亚阈值啊，这是漏电

－200mV<Vgs－Vth<0，这个才算是亚阈值吧

精确点说，－150mV<Vgs－Vth<－50mV是亚阈值可以去尝试的区域，不过模型不一定准

    扩散电流是N+/Psub  PN结之间的扩散电流吗?
有没有办法减小这个扩散电流?

    Vgs<0，已经离开亚阈值区了是吧，我现在想研究的是开关断开时候的漏电
因为采样/积分电容也非常小，即使pA量级的电流对结果也有影响

    谢谢，我的标题表述有误，我想研究的是MOS开关关断之后漏电问题
最新仿真发现，当MOS开关和积分电容并联时，
用电流源向积分电容充电，即使MOS开关关断也有pA量级的漏电流
而且这个漏电流不仅和Vds有关，还和注入的电流源大小有关
这个漏电流的物理机制是什么呢?

    谢谢，Vgs<0之后，开关MOS管完全关断，这个时候的漏电流仿真是准确的吗?

这时候即使pn结的漏电也得考虑了。

pA级漏电和温度有很大关系，还有模型。
一般说，10pA以下的漏电是仿真不准的。90nm以下，漏电都是100pA级的。
MOS开关关断肯定是有pA量级的漏电流的

漏电大小跟版图有很大关系，一般的模型是没法仿真漏电的吧，即使仿出来，只能作为参考值。

这个问题很好：
这个是存底漏电，无法解决的。对于微功耗设计的需要注意。
我曾经查过这个问题，在pual.gray老版书上有答案：）

    亚阈值区模型不适用，那您知道pA级漏电该用什么模型吗?

    漏电和版图有关系?是和W、L、还是有源区有关系?是和PN结面积成正比吗?

    谢谢，请问这个漏电有办法可以减小它吗?
   您所说的老版的Gray是指哪一版?哪一章有提到?

    仿真的模型不支持的

我感觉你的设计思路方向有些问题。
不防把你的设计目标和实现方案画出来，让大家看看

    我研究的是CTIA型电路，信号电流也是pA量级，所以开关关断时的漏电流也需要考虑

   是和PN节的面积成正比的

   请问这个漏电流的密度是多少?
   PMOS和NMOS的漏电流方向是相同的吗? 大小区别大吗?

   漏电流密度主要是跟工艺、温度相关，方向肯定是由N到P嘛

我也很纠结这个问题。mos管的栅源电压小于阈值以后，有亚阈值导通现象。这个电流如何能精确的仿真出来呢?

1. 如果是 s/h .. charge inject , clock feed thru 都會影響到
還是 substrate current
2. 要降低 substrate leakage 有些是 nmos 下墊 NBL ( hi- volt process ) or deep_Nwell
先接 +壓 把 nmos bulk 先隔離 ..或是 使用 soi 方式
因為 目前 ic 都是在 substrate 下  很多會透過 substrate couple
特別是有些 logic process 有epi  其 substrate 間阻抗低 很容易 把 switch noise couple過去,
以前看過朋友 把 dc to sc PWM 整合到 Soc chip 內失敗的 ,因為 switch 干擾過去
但分開 chip 就 ok.

学习了

基本不懂 就知道亚阈值

这个管子在工作在亚阈值区时，漏电流 有公式吗?求解，谢谢大神

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