求教关于sigma delta中钟控比较器的设计

小弟最近研究钟控比较器，但是对传输延时和精度的理解还是有些差距，做出来的比较器延时有上升时有60ns多，下降有100ns多的延时，这样的情况肯定不行，哪位能够帮帮忙，给些建议，能把延时尽量减低，看到论坛上很多人说，1bit的比较器很好做，但是自己做出来的，性能都不行，只能在这里盼望大家给予指点迷津了。

为了求得大家的帮忙，自己先顶起来。

你想做到多少ns? pre-amp 的带宽够大吗?latch 时间多少?
这样看一下，就知道哪里的时间占了大部分了吧。

小弟对pre-amp的带宽对延时时间的影响还有些模糊，还有，latch锁存器部分的延时时间又给如何降低呢，期盼你的解答。

时钟有多快?

自己再顶一顶，问题还没解决，还是困惑中。

你看看，你那前置增益运放的带宽是多少?估计是在临界状态吧，

我也很需要这个，可惜还不会啊~

钟控比较器，在时钟有效时进行比较，其他时间可能是保持状态，或者置位，在adc中，只要能够正确比较出结果就行

学习中

时钟过高时，是不是电流不够大

想请教一下，调制器中比较器的输出是一个阶跃信号输出，而不是1bit的数据流，这是怎么回事。谢谢

关于sigma delta中钟控比较器的设计

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