用veriloga写的模块中如何传递一个字符型的参数变量？

我的目的是为了写一个模块，能够更具时钟把某个输入信号存到一个文件中。因为需要重复使用这个模块，因此希望能够把存放的路径和文件名用一个参数来代替。每次调用的时候填一个参数就行。
但是问题来了，parameter好像支持real 和integ ，文件路径名称是字符型，改如何传进去呢?

烦请各位大侠指点一下！

va里面本身是有string类型的parameter吧，可以看看下面这个模块，也是用来把信号写到文件中的。
module va_wtf_mod(synCLK, OUT);
   input synCLK, OUT;
   electrical synCLK, OUT;
   integer wfile1;
   real vth;
   
   parameter string OFN="./DATA_VA/MOD_OUT_P.txt";
        analog begin
                vth = 0.5;
                @(initial_step)
                        wfile1 = $fopen(OFN);
                @( cross(V(synCLK)-vth,-1) )
                        $fstrobe(wfile1, "%5.2f",V(OUT));
                $fclose(wfile1);
        end
endmodule
但是！ 如何从hspice中把文件路径传递到va中，没研究明白。各种方法传递总是不成功。大哥你如果解决了一定要告诉我一声啊。

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