high input frequency PLL design

我在做一个输入1200MHz的PLL,本来对于如此高的输入频率，我的办法是前置一个div2 or div4，但是系统有一个硬指标，带宽与输入频率比为1/20，如果div2 or div4以后，就很难在各个corner满足这个指标。1200MHz的 PFD很难做，charge pump就更难了，不知道各位有没有办法，谢谢。
另外如果用DPLL的话，jitter的要求可能是个大问题。
希望大家给些建议。

输入频率这么高，怎么产生?

有一种很不实用的结构，sigma delta phase discriminator. 要求Ref 频率高才行。貌似很适合你的应用

If the same signal were tested with a shorter ruler, say, 0.25 unit intervals long, then the ruler would certainly be crossed less frequently. Perhaps only one waveform out of every 100,000
waveforms, on average, would cross this shorter ruler. One could say that, aside from one waveform in 10 , the eye was 25% open.
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很好奇这样的SPEC是怎么定出来的。小编能否稍微提一下，我很感兴趣。

    有没有 paper 说如何做 ,那有些20G 40G   CDR  PLL
要如何设计?

spec?

回答下5楼 高鉴频鉴相频率是想得到好的带内相噪 如雷达方面要求1k频偏-120dbc/hz
建议问下系统设计的人 他们要求的具体指标是多少

再利用模型对具体指标推下

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