PLL中LPF的设计

可以设计到MHz以上，带宽由你系统定的。

你要仿真看看有源LPF会对PLL贡献多大的phase noise，然后看是不是满足你的spec。
带宽设个几MHz的话，我估计1MHz~10MHz这里的phase noise会比较难满足要求。

3# kool[/i

谢谢您的指教，我想再问个问题：PLL的带宽、LPF的带宽以及鉴相频率有什么关系?谢谢了

鉴相频率一般设计大于10倍的PLL带宽，PLL带宽由Lock time, phase noise的spec来确定。当fref太小时PLL可能会不稳定，所以一般设计大于10倍loop bandwidth，你可以看一下Gardner的那篇论文。LPF的带宽?你指LPF在0dB的频率吗?这个一般可是很大的，设计是一般关心LPF的零极点，而不是带宽，PLL的loop bandwidth需设计在LPF的零点和第1个非零极点之间。

5# kool

能不能告诉我是Gardner的哪篇论文?

Charge-Pump Phase-Lock Loops

7# kool
非常感谢你的帮助。能不能告诉我：您的联系方式，比如QQ号?我还想向您请教LPF方面的一些问题。谢谢了

受益匪浅阿

我觉得可以。

Phase-Lock Loops

太久不做pll，有点忘了，先占个座吧

got it

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