clock buffer设计疑惑

来看看，向高手学习！

一个SR-latch 中加几个delay，再将input一边正，一边反相即可

不懂。路过。

三楼说的应该是不交叠时钟产生电路吧，我是问时钟电路后面的clock BUFFER

既然有了非交叠时钟信号，那缓冲电路就简单了。你只需要确定后级电路中的电流就可以直接设计W/L了，当然如果电流较大，可以分为多级缓冲，两级电路之间的比例相等

想知道小编之前参考了哪两篇文献?

用单端时钟输入，然后用2个XOR们，两个的输出可以实现互补的结构，不过精度不能和搞精度比哈，一般误差在不大于50ps内

gooooooooooooooooooooooooooooooood

根据负载不同，考虑选择大小不同buffer，最好抽出一部分电路模拟仿真，如果可以插dummy使负载一样，那就不用考虑太多其他因素

用树状的buffer

good good

低功耗设计 也不算简单的事情啊 ·细节很多的

小编还是没有告知究竟是哪两篇文章

来学习下。最近也要用到非交叠时钟，3相的，不知道该怎么办

nice...

   为什么这样设计呢?有没有相关文献参考?

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