关于Power-On-Reset的问题

没人理我，可能问题太菜了，不过还请各位给点建议！谢谢啦！

power on reset电路需要针对不同的上电时间进行仿真，以确保在不同工作条件下的工作稳定。

VDD上升时间需要根据实际情况选择，可以选择几个不同的量级进行，比如10ns，10us，100us等。

同意楼上的建议
主要看你的产品主要用在啥样的系统里了

再问一下?

再问一下：
这是不是说，一般的上电时间均在几百us以内?

如果所在的系统中电源上有个大电容的话，VCC上升可能会达到ms级

luguo.ding

Vdd 上升時間不要估太低
10ms 是很常見的
若是前級ic先開電
vdd 會經由signal line緩慢衝到vdd-0.6
其結果會更糟

我觉得跟系统具体的应用有关，很多时候用10ns仿真不好，可作出来的片子是没问题的

好东西 ，谢谢搂主了

我觉得要看吧，如果是仿真trig点的话，可以用1s内上升到Vdd，如果要看reset的延时的话，则要设时间短点，这个要看怎么用的。

要看芯片实际应用咯

我也在搞这个东东，谁又好的资料啊

thanks a lot！
thanks a lot！

应该多跑几种情况，POR电路一般漂移很大，而且随不同的上升时间有不同的反转点，主要是由POR中的电容决定的。

做DC仿真，不过一般POR随corner变化较大，要保证各种条件下都能起来

路过，学习

根据系统要求来仿真

10ns 太小了吧怎么也us量级

关键要看你的POR的用途。
检测的电源是从芯片外部提供的，还是经过内部的regulator 过来的。根据它们驱动能力的不同，以及负载电容的大小来确定上点速度。

:lol:lol

the rising time can be very different when drived using normal power supply or power amplifier. design should consider all cases.

牛人还是很多 啊

Pls note that a robust POR should be
(1) correct reset regardless of VDD ramping speed(us, ms, even second)
(2) correst reset and release insensitive to VDD glitch or noise
(3) reset pulse width well controlled vs PVT under the same VDD ramping speed.
(4) No power consumption and independent any other block
Pls also note that  POR is very important especially in compex SOC system.  To design a good POR sometimes is even difficult than you design a ADC or other analog block because as you may know, very few papers talking about POR but millions of paper talking about ADC -

hopefully it helps you and gald to hear about your POR is so much robust.

进来学习一下。

学习一下

   Thank you ！  强人啊

kan kan

不错呀。感觉很难

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