求减小smic65栅极电容的方法
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在做多级滤波器级联时发现smic65的栅电容很大，要保证前一级的带宽就必须减小下一级的增益，求大家给提供比较好的方法，谢谢！
电路上，如果是差分的，可以通过gate交叉耦合到drain的电容减小输入端看到的栅电容，不过这会加重输出负载；版图上可以通过拉大gate与drain、source之间的间距减小寄生电容，在65nm下如果用最小沟长，宽长比较大，M1金属层间的侧壁电容还是比较大的。
谢谢！
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