SAR ADC前仿时DC输入很好，但正弦输入时有效位数不高。

如题，DC信号输入时每一位都正确，但用正弦输入时有效位数低了一个bit，确认过采样没有问题。现在有点怀疑计算的问题。计算SNR是在3个完整周期里恰好取256个点，也就是第一和最后一个点的值恰好相等，为了消除DFT时的泄漏问题。然后用calculate里的dft选项（加了个hamming窗）计算出频谱，然后用integ积分出信号和噪声能量，最后算SNR，这种方式有问题吗?
谢谢

你这都计算好了相干采样就不用加窗了吧。你倒出来fft看看。再说损失一个bit而已啊。你想咋样。

有道理，要做个不加窗的比较一下。前仿不应该丢的啊，电容完全match，电路没有噪声。

第一个和最后一个相等，应该是第一个和第257个相等吧?这种无泄漏的大可不必加窗。

没错，确实是第257个点，这种无泄漏的加窗会使SNR更差吗

    怎么可能不丢呢?你采样电路和电容驱动开关没有设计好完全可能损失1bit啊，还有一些其他非理性效应。

前仿Worst Case的SNDR比理想值少个1-2db的是能接受的。超过3db就需要回去再找原因了。
相关采样不需要加窗的，前提是保证信号在整数个周期内采样2^N个点，检查仿真输出波形确认第一个点和最后一点之间是否连续，不能重叠。

   嗯，差不多是这样的。前仿损失在0.1-0.3位应该算是比较正常的。

    不泄漏说明算法对snr无影响，出现snr下降就是电路问题了

不懂……

   请问一下，在设计电荷再分配SAR ADC时怎么考虑电容驱动开关的尺度对ADC精度的影响?谢谢

    在无泄漏的条件下加窗和不加窗是完全无差别的.建议对电路的INL和DNL先仿真确认。这些指标同SNR都是相关的。

来学习一下

建议把所有模拟器件换成理想的仿一下，如果是正确的，再逐一debug。我猜想是你主path上有某一个模块带宽不够。

请问电容驱动开关设计时主要考虑什么因素?

想请教大神一个问题，有效位数高，DNL和INL差有可能吗

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