关于spartan6 PLL输出时钟抖动jitter配置的解决方法
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我有个问题请教一下：
我现在需要用xilinx spartan6器件锁相环，输入晶振频率没有限制，但是经过PLL倍频后需要125MHz频率输出，且jitter≤50ps，比如输入50M 70M 80MHz都行，我的问题是ISE配置向导中我怎么设置才能在最后的输出125MHz对应的jitter在255ps左右，即有高手能够教我配置向导具体设置方法，十分感谢各位！
我现在需要用xilinx spartan6器件锁相环，输入晶振频率没有限制，但是经过PLL倍频后需要125MHz频率输出，且jitter≤50ps，比如输入50M 70M 80MHz都行，我的问题是ISE配置向导中我怎么设置才能在最后的输出125MHz对应的jitter在255ps左右，即有高手能够教我配置向导具体设置方法，十分感谢各位！
纠正一下，我的意思是在IP核设置向导中我不管怎么设置输出125MHz时钟的抖动都不满足≤50ps的要求，一般都在180~250ps之间，求高人指点
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