如何在ISE软件设置PLL输出时钟频率的抖动（jitter）小于50ps
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我有个问题请教一下：
我现在需要用xilinx spartan6器件锁相环，输入晶振频率没有限制，但是经过PLL倍频后需要产生125MHz频率输出，且重点是jitter必须小于50ps，比如输入50M 70M 80MHz都行，我的问题是ISE配置向导中不管我怎么设置最后输出125MHz对应的jitter都在255ps左右，即有高手能够教我配置向导怎么设置能够达到50ps以下！
我现在需要用xilinx spartan6器件锁相环，输入晶振频率没有限制，但是经过PLL倍频后需要产生125MHz频率输出，且重点是jitter必须小于50ps，比如输入50M 70M 80MHz都行，我的问题是ISE配置向导中不管我怎么设置最后输出125MHz对应的jitter都在255ps左右，即有高手能够教我配置向导怎么设置能够达到50ps以下！
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