CDR中用来产生multiphase的PLL
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CDR中用来产生multiphase的PLL的输出频率是否需要和数据率严格对应?比如3.125Gbps的CDR，PLL产生的half-rate clock频率是否需要严格等于1.5625GHz?
PLL是否能输出这么精确的频率?
这样的PLL该怎么选择晶振（如果想采用整数分频的话）?
如果采用小数分频是否会恶化抖动性能?
为了更好的抑制VCO噪声一般会选择较高的参考频率（较大的环路带宽），那实际中到多少比较合适?
请不吝赐教~
PLL是否能输出这么精确的频率?
这样的PLL该怎么选择晶振（如果想采用整数分频的话）?
如果采用小数分频是否会恶化抖动性能?
为了更好的抑制VCO噪声一般会选择较高的参考频率（较大的环路带宽），那实际中到多少比较合适?
请不吝赐教~
CDR有offset track，不用完全一致，但差多少要看CDR的能力。直接最后一个问题，参考频率难以太高，因为XTAL频率高了成本非常大功耗也非常大，并且如果XTAL和CDRL不在一个Chip里，XTAL频率太高很难进到CDR 里。
multiphase 多少組比較好? 還有能算出 bit error rate 嗎?
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