PMOS做开关用，NWELL浮空会有什么问题吗？

这样nwell电压等于S D中电压高的那个电压，不能保持开关关断

   NWELL等于S/D中电压高的那个，为什么不能保持开关关断呢?
   只要GATE是高电平，  没理由电会从D漏到S，或者从S漏到D啊?

我想错了，速度问题吧，开通状态下高电平点要对衬底进行充放电，高精度应用会损失电压。

当然不能浮空，这样很容易引起栓锁

   为什么会引起闩锁?请详述

   可以的

   大侠这样用过?

这样用应该是可以的，当时的想法中只考虑到会有体效应对于阈值电压有一定影响，其余求大牛指点。

只要Nwell耐压足够

   NWELL一般耐压都很高的

可以做简单追踪电路，S/D那边电压高，就用哪边

   很多产品

   大侠多指教： 这样做有什么弊端吗?或者有什么要注意的地方吗?

MOS电阻会漂  我流过片验证过

   nwell作为背栅电位非恒定那么噪声会差,不过开关管不关心。注意版图四周ground多打点就ok了

   相对于仿真得到的Ron会漂?

latch up测试可能通不过吧。
off： gate=nwell=max(vcc, s, d)就可以

   为什么latch up测试通不过?

建议12楼的方法。有很多功率开关都是这样的。bulk浮空不是很好的选择吧。

寄生pnp可能会导通

   哪个寄生的pnp?    PMOS的NWELL浮空，电流通不过的吧。

no where to get the charge in the floating bulk, so the parasitic has no way to be on

射频里有这样用法,为了提高线形度,见附件的论文,悬浮了P Well和DWN:
IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 42, NO. 3, MARCH 2007 563
CMOS T/R Switch Design: Towards Ultra-Wideband and Higher Frequency

围观啊

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