请问cadence中如何将 cdl文件导入为 schematic

在cadence中，将放大器模块的cdl导入为schematic，管子的宽长和cdl的一致，但导入带有inv，nor，nand等模块的数字电路，这些基本的模块可以导入，但是inv，nor，nand里面的宽长却发生了变化，变为basic库里面的宽和长，不是cdl中实际的宽长。请问这是什么原因引起的?

你是说cdl网表导入成schematic，没玩过，不过就算成功那也是乱的没法看吧

估计是你2个库的最小尺寸不一样。

    为什么呢?而且使用的并不是最小尺寸

你是重新建了一个library并在该library下导入cdl吗?或者你检查下log文件看看

    是新建的libarary。

这个就不知道了，没遇到过哦。

请问你是怎么由 cdl 导成 schematic 的啊?
improt--> CDL-->……吗?

    是

还可以这样?

恩 不过我都是自己手动改尺寸的 不光尺寸不对 pin的属性也有不对的
LZ是在cadence里面搭数字电路

mark，正想这么试一下

我导进去过
但是wl都是错的
还是自己画保险

你贴一张导入的那个界面图看看，我导过，台积电和中芯国际点18的工艺。都没有问题，不过数字模块的标准版图里面宽和电路原理图里面的是有一点的差别的，不过一般在3%以内。

有一个refernce library是不是没有写对?

我记得我似乎碰到过，导入的属性有问题，但是换了cadence版本就好了。而且旧版本和新版本的控制方法还有所区别，新版本的更可靠些。

这个真没玩过

请问小编问题如何解决的啊

好像是Map文件的问题吧?

Hi lindychen:
I need to get some information let me know how to help you.
The logic cells (inv,  nand...)  are standard cell or created by yourself ?
Thanks.
mpig

Hi lindychen:
I need more information let me know how to help you.
1. The logic cells (inv, ..) are created by yourself?
2. The width and length of MOS in these cells can be edited any value by designer?
mpig

wode 导入数据在User中是对的，CDF中没有值，所以仿真不对！

最近正在学，小编搞懂了没。指教下。

   badtools

你检查下log文件看看

LZ转成功了没?
能否详细说说?

请问cadence中如何将 cdl文件导入，求大牛详解

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