关于cadence操作的问题
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我用cadence里面的verilog sar_logic的数字小模块，但是导入图形失败，我认为可能是语法有错误，但是我这没法检查语法啊，求指教应该怎么检查语法啊，我是callview，的生成verilog，我用的是610版本的，在线求解答啊，捉急啊
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