请教一个问题啊 就是VCO（LC/RING)仿真的时候，起振激励方式有哪几种啊？

请教一个问题啊 就是VCO（LC/RING)仿真的时候，起振激励方式有哪几种啊? 我发现不加激励 有些电路不会振荡；有些差分Ring VCO,加不同的扰动激励，有可能会出现微弱的共模振荡，而正常的差分震荡却不会出现。
      谢谢

可以加电流脉冲激励，或者在transient 里面设置maxstep, 比如10ps，就可以震荡起来

电流脉冲激励怎么加?
电源作为PWL启动也可以。

给一个短暂的电流激励或设置初始电压值，感觉仿真器有点傻，刚开始认为电路是平衡的，所以震荡不起来。只有破坏这种平衡才能起震！

强 前些天我发现了 步长的影响

有些激励方式 容易振 有些不容 也不知道哪个更贴近现实

受教了。我一直都没弄清楚这个该怎么起振！

顶~我也是这么发现的

设初值挺好的，或者VDD采用VPWL也行。

时间设置多少、、、一般

10ps是根据什么设的啊?

加个脉冲电流啊

Set initial value can be problematic, since VCO may not have enough gain to build up the initial condition itself.

学习了

请教一下为什么vco仿真时要加激励呀?还有vco是一开始就达到振荡频率么还是从低频到高频的一个渐变过程

VCO的起振快慢受到环路增益的影响，环路增益大起振快，反之则慢。之所以仿真时加入额外的激励源，VCO会将这个大的激励在环路中放大，从而VCO更快起振，节约仿真时间，而不是让VCO自己将电路底噪慢慢放大达到稳定状态。前仿真时，VCO的环路增益相对较大，起振比较容易，但是加不加激励在后仿真就体现出较大差异，可能要很久才能起振，可是后仿真本来就慢，仿真时间被大大增加。注意：加入的激励源不能影响电路的正常工作。在LC VCO中通常在Tank的差分断加入电流激励就可以实现加快起振的目的。

关于VCO的起振，最好仿真下环路增益，如果环路增益只比1大一点，前仿真能起振，但是后仿真就有很大风险了。
设置仿真maxstep，是为了让仿真更加精细，否则往往因为较大的maxstep而看不到振荡波形误以为设计不当。比如5G的VCO，他的周期是0.2ns，那么maxstep比这个设置的更小些，才能将VCO的波形输出。

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