请问标准CMOS工艺的LDO和DC-DC不trim能达到2%的精度吗？

可以做到的，可能还要看工艺
1.2V±20mV，主要是要cover corner and random offset

应该不是很难

3楼用的是什么工艺?良率有多少?我用CSMC 0.5mix工艺做不到2%。

tsmc 65nm ，+/-3sigma
一般一条线上的corner不会差很多，不同的线上可能会差比较到，比如tsmc 的 fab11 和fab12就会有差别
所以一个lot出来的主要是mismatch造成的random offset

    多谢你的指点！由经典公式VREF=VBE + (1+R2/R1)(VT+△V)，看上去有2个匹配
1. R1 R2和运放输入对管的相对匹配精度
2. 一个wafer间不同芯片VBE的相对匹配
上面两个考虑的都是相对匹配的精度，能做到芯片间2%。
但是有个问题就是VBE的绝对值在不同的wafer下可能会漂移，例如一片wafer 1.2V±24mV，符合要求； 另外一片wafer是1.18V ±23.6mV，这时候芯片的输出中心值就变了20mV，而spec对绝对精度有要求，该怎么解决这个问题啊，要对每个wafer的VREF中心值采样，再把整个wafer的中心值trim到1.2V(每个芯片的trim设置相同)吗?
还有一个可能性是，一个lot中不同wafer间的BJT & VBE 能匹配得很好，VREF的中心值是相同的，但是不同lot之间BJT & VBE 会漂移，这时候要对每一个lot进行采样，然后整个lot的中心值trim到1.2V?
如果不同LOT之间BJT & VBE的相对精度也能有保证的话，那就完全不用trim了,只要上一个lot做到中心值1.2V，下一个lot就可得到保证
到底是以上那种情况是比较常见的啊?谢谢！

中心值是会在不同corner变化，也差不多十几mV，所以把random offset做小啊
你做20mV+的offset，那没法整
一般+/- 3gima做到+/-5mV还是可以做到的。
而且这中worst corner一般不会出现，一个lot slow，下个lot fast，这个fab也太烂了，
一般要么都偏慢，要么都偏快。
bandgap里面 opamp的offset是大头，resistor match可以做的很小，也许0.1%或更小
bjt mismatch也不大，只要你的size不太小
一般做trim也是一批芯片做相同的trimming，一个一个trimming的cost太高了，谁受得了啊
这种trimming 就是要cover corner viraition。
所以我觉得2%的精度是可以达到的
还有一种trimming方法是通过mask来做，比如在wafer 制造时，前道工艺完成后，测一下wat data，
看看device在那个工艺角， 然后又一层metal layer是 trimming layer，比如做4张 M3的mask，
根据不同的 pcm测试结果来选择mask，做resistor connect trimming
不过前提是fab 要配合

学习了，谢谢。

现在很多公司都会对每片芯片trim，这也是test engineer工作的一部分。
另外，在不trim的情况下，2%的精度精度是很难很难做到的。

这个精度要求,改层metal来做到还是不错的.

bandgap不trim能达到2%精度吗?何况是ldo呢

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