关于延时单元的的问题
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RT最近在看一些延时单元的文档，看到2007ISSCC 40 GHz DLL-based clock generator in 90nm CMOS technology，paper上说在给定工艺下，延时结构确定之后，intrinsic delay也就确定了，我想请问一下这里的intrinsic delay是指什么?单个MOS管的RC?延时仿真是不是仿真trans查看输出波形50%幅度处的时间差?有没有比较准确的测试延时的方法，感觉手动标注误差有点大，对延时的线性度有一定的影响。盼高人指教~
haotie ,tongwen
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