verilog testbench数组循环求助。
录入：edatop.com 阅读：
testbench中，想实现parameter addr[1:size] = { 8'b00000000, 8'b000110000, 8'b00000110, .....}
repeat (size)
begin
调用addr 来加激励信号
end
发现verilog不支持。郁闷
如何实现类似功能?笨办法就算了，求灵活高效可实现的。谢谢！
repeat (size)
begin
调用addr 来加激励信号
end
发现verilog不支持。郁闷
如何实现类似功能?笨办法就算了，求灵活高效可实现的。谢谢！
顶顶更健康
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
上一篇：课余讨论，ic设计的年轻人只能在北上广深吗？回二线城市又有哪些推荐呢？
下一篇：请问对数放大器能用CMOS工艺做吗，为啥？
