14bitSARADC的op问题

这个是为了研究（也就是毕业论文），而搞个一个设计（tape out是不可能的），预期画完版图，然后后仿一下就交差，写论文了。
既然是论文，就要死命的降功耗。

现在碰到一个问题也就是抠功耗的问题：我预备op是3级级联加latch，预计能达到1M的sample rate.
电压的话，先算是3.3（以后创新点通不过再降到1.8以下），问以下，一个pre的话大概最少能多少电流?（Av=14~20dB,f3db=40M)
我现在的仿真结果是1.8u（Av=14.6dB,f3db=46M),就不知道还能不能点，求大神

要那么多pre amp stages 是因为什么?

14bit要校准了吧

    为了在输出端实现失调解除

    以前都是做快速的8-10个bit的，没用过数字校准，不过听老大说不用数字校准的话，因为电容误差的缘故，做到14个bit的话，不用数字校准的话，很难。

    你电源电压有点高吧?现在大部分论文都在1V左右了哇。降低功耗的话你可以选择动态比较器的哇，全动态的功耗相当小，但是kickback比较严重，如果不能忍受的话就选择AB类动态比较器，功耗也相对较低。失调好像有种方法输出端接个可调电容阵列可以消除?你做14位的话应该要分段了吧，呵呵，分段的话寄生电容也是个挺大的问题。

14bit的確在電容上，精確度會上不去

逐次逼近ADC，速度中下，精度中上；比较器要求精度高一点的啊。一般采样的同时失调校正，IOS或者OOS，一般OOS应用较多啊，这就要求比较器的每级增益不要太大，所以级数较多，3~4级吧。

“1.8u（Av=14.6dB,f3db=46M)”，是指1.8uA电流，增益有14.6dB，3dB带宽有46M吗?不大可能吧

    昨天脑子磕了，忘在输出端加电容了，今天小加了个200f的电容，就面目全非了。(同时忘把测试时的内加的150n的电流删了，所以实际上是3.6u的电流）

14 bit is hard to reach ！

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