如何抑制PLL中鉴相频率杂散
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PLL的鉴相频率的多次谐波在整个频率范围内会有杂散，怎么消除或者怎么降低?
clock的spur?先要弄清楚是设计原因还是layout原因：设计比较好查，cp的非线性，divider的非线性。layout原因就要慢慢找了，电源噪声，衬底噪声，走线耦合都可能。
麻烦你加我的qq258 188 351，具体问一下你啊?
你用的是PFD还是PD
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