做过capless LDO的前辈，请教个问题

要做一个capless 的LDO，具体指标是这样的：输出1.8V，给数字电路供电。输出端只能接100pF的片内电容。当负载在10ns时间内，从0A跳变到10mA时，输出只允许发生正负150mV的Ripple，也就是说，输出只能在（1.65V，1.95V）之间。
请问这样的spec容易满足吗?
我在capless LDO方面，是个新手。看了很多论文，发现它们的指标基本上都是100ns以上的上升下降时间，ripple也都在200mV以上。所以想问问做过capless LDO的前辈，我的spec是不是有些过了。
谢谢

可以尝试。

这方面没有什么经验,但是有两个问题希望和大家讨论:
1.SPEC是客户要求的么?应用领域是什么?为什么这么快?
2.响应时间快,是否需要环路带宽比较宽?

   1,上升时间快，是因为这个capless LDO是给一个数字电路供电的，而这个数字电路的时钟有4MHz,也就是说，一个周期只有250ns，上升、下降时间各10ns（上升下降时间总计占一个周期的约10%，也算是比较合理的假设）。让我纠结的是，这个spec对输出在瞬态响应时候的ripple要求，正负150mV，这个我怎么做都做不到。不是说给数字供电的LDO，会对ripple要求不高么?
2，capless LDO为了提高自己的瞬态响应特性，是会添加一个快速同路的。也就是说，很多capless LDO，会有自己的主环路和快速环路。主环路可以带宽做得不用特别高，但是快速通路确实是需要根据响应时间而提高自己的带宽的。10ns的上升时间，意味着要100MHz的快速环路带宽，这个真心恶心的。
以上是我的个人理解，希望有经验的前辈可以帮助我纠正我理解上的错误，因为我觉得我已经走进一个死胡同里去了。
谢谢

自己顶，希望有经验的前辈指点一下，谢谢

个数字电路的时钟有4MHz?
才4M时钟啊? 放心做好了，几十M时钟都没有这么担心的。

当负载在10ns时间内，从0A跳变到10mA时…………
你这个假设是有问题的?因为所有的数字逻辑是不可能在同一个时间节点 同事翻转。

100M时钟的上百万门级的 CaplessLDO也常见，作为负载的这些数字逻辑电路的翻转其实是很复杂的，不同时间点消耗的电流也不一样，要细致的分析。

10nS级别的短时间供电 是靠Cap 而不是LDO的瞬态输出

你好，你的意思是不是说，即使是capless LDO，在负载电流10ns级别的跳变应用中，也是需要cap来短时间内提供电流的。

我的理解是这样的：片内电容和片外电容的LDO，一个很大的区别就是片外电容的LDO可以靠自己输出端所挂的大电容，在负载电流短时间内跳变时，给外界供电，从而稳定输出，减小ripple。而片内电容 LDO, 可以完全靠自己的快速通路来稳定瞬态负载跳变。所以对于capless LDO，最理想的情况下，就是输出端cap是零，负载在10ns内跳变，输出ripple仍然可以做得很小。

这样的想法是不是不太现实。
   

LDO响应时间如果可以做到几个nS，那么你以计算一下带宽是多少?功耗是多大才行，怎么去做补偿

你说的对，如果完全靠快速通路去扛10ns的负载电流跳变，带宽要100MHz，至少也要50MHz，这是相当困难的。
那我想请教你一个问题，如果要扛住负载电流在10ns时间内从0到10mA的跳变，一般这个片内电容要加多大呢?

我刚才简单算了一下，貌似要1nf左右的片内负载电容（ripple小于100mv），是这样子吗?

谢谢
   

如果要扛住负载电流在10ns时间内从0到10mA的跳变，这个相当于1uS 1A的上升速率，非常大了，需要特殊考虑！

设计需要预留，但是也不要过度设计，这样成本上不合算。
你确认你的系统有这么快的SR?

大概650pF的样子

我现在也在搞这个东西，不好搞啊！

负载Cap也是根据需要 分布于不同的数字模块周围。最大限度利用剩余空间

呵呵 看看 路过

100pF的片内电容
會多大阿..
是否可以片內 LDO 0- 10ma 可以分多路 ?  如果變為  0-3ma 一組 片內 LDO
會不會比較好做?

50M GBW，设计LQ MODE，在关掉负载同时下拉1ma电流，相当于从10mA~1mA跳变，应该可以在ripple100mV之前响应过来。但是这样功耗大。所以负载关掉后过一会关掉LDO省电       状态机麻烦点而已

还是片外LDO好用

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