PLL的怪问题

最近设计了一个中心频率1.1G的CPLL，用matlab行为仿真通过，但是用spectre仿的时候，出现一个怪现象：当分频器输出频率高于参考频率的时候，理应通过电荷泵放电，从而降低VCO控制电压，但是实际上经过查看，电荷泵确实放电了，VCO的控制电压却一直在升高，导致分频器频率越来越高；后来换用中心频率2.2G的VCO，先2分频再输入分频器，替换掉1.1G的VCO，工作是正常的，可以锁定。滤波器的参数已经用同样的算法做了修改。VCO的结构是相同的，其他的电路模块也是相同的，滤波器采用常见的无源3阶滤波器，所以感觉很诡异。想请教下做过PLL的同仁，是否曾经也碰到过这种类似问题的?以及怎么解决的?谢谢！

你说的，电荷泵确实放电了，如何判断的?因为放电时cp抽电流，vc是会下降的。
如果分频器在高频处分频没正常的话，是不是环路的反馈极性不对，也就是kvco是负的。

    谢谢！我查看了CP输出端的电流大小和流向，是抽取电流的；分频器的分频功能一直是对的，可能我表述没说明白，是VCO的频率本应下降，但是却升高导致分频器的输出频率也随之升高；Kvco的极性我也确认过了，随控制电压是正的。

PLL环路稳定性仿过吗?

用不同VCO可能Kvco不同，环路特性会不同吧。

谢谢！VCO的Kvco近似相等都在76MHz/V左右，环路稳定性用matlab仿过，两种情况都是稳定的，而且simulink显示可以正常锁定。

matlab模型可以确认正确吗?否则好像有些说不过去。另外，两个VCO，1.1GHz和2.2GHz，近似76MHz/V的Kvco是怎么仿出来的?

PFD复位脉冲宽度能够把CP里的开关完全打开吗?上面的电流值对吗?

    模型应该是对的，以前用同样的模型设计的PLL流片验证过；Kvco是用PSS仿出来的。

    谢谢！可以打开的，PFD可以识别频率和相位，CP也可以抽取电流，在上面的帖子我提到过的，请见上面的帖子

You said your CP is discharging, but the control voltage is steping down.  Is there any leakage path to your control voltage?

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