PLL中怎么理解相位噪声？

You had better to read some textbooks before asking question.

额。就是看了很多文献，但是感觉这个问题都没有一个详细的解释，都是一带而过。
求大神给个解释。

PLL 中小数分频的sigma-delta为数字电路。

PLL可以理解成带通滤波器

今天心情好，所以回答小编的两个问题。
PFD的噪声为什么会随着参考频率的降低而增大?
答：这是因为PFD参考频率越高，相当于整个环路内噪声=归一化噪声基底+20log（fout/fPFD)+10logPFD=归一化噪声基底+20logfout-10logfPFD
所以，当输出频率fout一定时，你的参考频率越高，环路内噪声越低，此外，鉴相频率高了后，环路可以取得宽些，减少对VCO指标的要求，可参阅ADF4106文档和国半那本handbook
sigma-delta调制器到底是输入数字信号还是模拟信号?这个电路算数字电路还是模拟电路?
答:sigma-delta调制器的核心思想是用一组伪随机数来量化，每个周期的反馈分频值，最终在宏观上看，使得分频值是一个小数。这个控制过程是数字信号0,1，但它的伪随机数是控制高速分频器的，准确的说是个典型的数模混合电路。不同的厂家其内部算法是不一样的，AD,HITTITE,IDT,SILICONLAB，这四大厂家的具体电路都是完全不一样的。
小编多看看书，多思考，经典的书搜一下就有很多

謝謝！

PFD的频率提高后，相当于贡献噪声的频率也提高了，你说output noise是不是应该提高；
但是具体到input referred noise，它又变低了
Icp同理
具体推导，请随便找本PLL书，比如Dean的PLL design simulation

学习了

申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。