Fractional-N PLL 测试中遇到的问题，欢迎讨论

最近做了一个fractional-N PLL，VCO频率在8-11GHz，ref是50MHz。片子回来后，在测试中环路无法锁定，具体表现在：初始状态，VCO的频率在其所在频率的某个较低的值 （估计此时 环路滤波器里面的电压已经有零点几伏），当开始工作（加了ref）后，VCO的频率会增大到其所在的这个sub-band的最高频率，估计此时环路滤波器的电压是1.2V。也就是说charge bump只进行了充电 而没有对进行放电。当我disable PFD以后，发现VCO的输出频率回到了该频带的某个低值，再次enable PFD， VCO的频率又是到了该频率的最高值。无论怎么调节片外的参考频率，只要参考频率大于1MHz，就会出现上面的情况。
通过测试另外一个TEG,发现divider（此时没有delta-sigma modulator,直接用SPI控制分频比）可以track VCO的频率。所以应该不是divider没有正常工作。同时由于低频divider是数字电路，所以输出应该也是rail-to-rail的。
大家觉得问题在哪儿?有没有可能是delta-sigma modulator出了问题? delta-sigma modulator的时钟是divider的输出做的，其duty cycle很差，只有5%左右。

    Divider 输出duty cycle 5%, ?你有没有试一试用这个做时钟你sdm会得到什么，如果sdm saturating会有什么结果，你有对sdm输出的test吗?

    恩，我也觉得有可能问题来自于那里。但是sdm是做在片内的，而且没有做TEG，所以无法单独测试sdm.
另外，我觉得矛盾的一点是，如果sdm 不工作的话，divider依然还是有输出送进pfd （此时分频比未知），理论上就不会出现上面所说的那种一旦enable PFD, vco的频率就自动振荡在其所在频带的最高频处。这个怎么理解呢?

我想有许多可能...
您可以先查验你的回路参数是否正碉
再来看极性是否正碉.....
因为小为做过许多FN...都是用dual modulus divider...它的duty cycle本来都很低
仍不会出错，另外，的碉可以用较低的REF...再测一下，是不是您PFD 里的TSPC raising time 不足...

谢谢tulipbear97的回复。
来汇报一下最近几天查错的情况。
仿真方面
PFD+CP+LPF（晶体管级） 与其他部分用代码级混合仿真瞬态，一切正常。现在正在进行低频divider+PFD+CP+LPF（晶体管级）与其他部分（代码级）混合仿真瞬态，看看有没有什么问题。
测试方面
1.低频divider的输出是频率是正常的，一直track VCO 的频率，但是实际测试的duty cycle只有1.5%，而这个是用来做SDM的时钟，怀疑无法正常驱动。tulipbear97你的SDM的时钟是怎么提供的呢?
2.再次测试发现，charge pump好像有leakage，无论怎么调其他参数，比如disable PFD， divider，等等，环路滤波器的电压最低都是在0.6 V左右，最高在1.2V，这个电压值是根据VCO的输出频率来估计的。为什么出现这种情况还未知。我用的是65nm的工艺。

你的SDM不能够关闭吗?
看你的样子应该是采用DMP+吞脉冲分频作为环路的分频器的，没有使用MMD形式吧。
SDM应该是边沿沿触发形式的数字电路，所以跟占空比关系不大。
你指的是环路滤波器漏电还是CP漏电?TSMC65nm的MOS电容会有漏电现象的，你采用薄栅管MOS的吧?

1. 不能单独关SDM。设计失误啊。
2.分频器我是用的2/3分频器级联组成的
3.是的我又回去查看了一下SDM的源文件，全都是上升沿触发，所以duty cycle应该不是一个问题。
4.我怀疑是Loop filter漏电，因为我一旦加上电，环路滤波器就感觉里面有零点几伏的电压. 不论怎么设置其他参数（开关divider，reset PFD等等），loop filter里始终有这零点几伏的电压。 我的loop filter的电压就在零点几伏和1.2伏这个点跳来跳去（通过测试TEG的VCO频率来估计的）。以前做的loop filter也是用的这种电容，没有出现漏电的现象。

1. 不能单独关SDM。设计失误啊。
2.分频器我是用的2/3分频器级联组成的
3.是的我又回去查看了一下SDM的源文件，全都是上升沿触发，所以duty cycle应该不是一个问题。
4.我怀疑是Loop filter漏电，因为我一旦加上电，环路滤波器就感觉里面有零点几伏的电压. 不论怎么设置其他参数（开关divider，reset PFD等等），loop filter里始终有这零点几伏的电压。 我的loop filter的电压就在零点几伏和1.2伏这个点跳来跳去（通过测试TEG的VCO频率来估计的）。以前做的loop filter也是用的这种电容，没有出现漏电的现象。

1.您可以试一下将非整数部份设为0,变成整数的divider来测是否可以锁定
2。2/3的话duty cycle 不应该低, 因为一般都是用divider output 做SDM clock...您在仿真时应该看过它duty cycle不小吧
   (也许是您用的structure和我用的不相同)....另外，duty cycle会不会是问题是和您操作的速度有关
3 Loop filter漏电 ....其实我遇过(但我想你也许也量了好几片)，但那是ESD打穿了，换片chip就好了....
4. 但您又言，loop filter 会从0.xv~1.2V间跳，我就怀移，是loop parameter有可能错了....

there is good clock divider doc from xiliex,

感谢大家尤其是tulipbear97的回复。

    1. 测试中试过了，还是无法lock。囧
    2. 仿真出来就不高，大概4%-5%的样子
    3. 测试了7块片子，都无法锁定，貌似不是ESD击穿的问题
    4. 对于这点我很感兴趣，请问您如何判定该PLL的环路参数设定有误呢?为什么错的环路参数会导致环路电压从0.x - 1.2 V 间跳动呢?

自己的片子也快tape out了，表示对您这帖很感兴趣
是否做过射频模拟部分跟数字部分的晶体管级后仿真
您这个vco是宽带的，那么测试中sub-band是否选对
divider output可以单独测一下波形么，摆幅是否足以驱动pfd和dsm，至于说duty cycle小，只要满足采样保持时间问题不大

如楼上所说，VCO是Sub-band吗? 如果是，怀疑sub-band没选对，试试调整开关电容阵列。

这几天在出差，所以来不及回答。
回楼上的，sub-band选对了的。
pfd+cp+divider的晶体管级LPE做过，大概二十us左右锁定。
摆幅没有问题

一点建议：
测试方面，可以试试故意把sub-band选错，比如故意选高一个sub-band, Vctrl会不会把VCO拉到这个sub-band的最低点? 反之故意选低一个sub-band, Vctrl会不会把VCO拉到这个sub-band的最高点? 如果这样可以说明环路大方向还是正常的，那就有可能是小信号环路参数偏离设计值，造成比如pll的相位裕度不够。如果你pll有片外电容的话可以试着调节一下。
仿真方面，把pfd,cp,lpf,vco后仿 + 其他行为级 看看能不能锁定巴。
good luck

    TO foxtree
恩，这个在测试中试过了，结果没有变化。
上面也有说过，LPF+CP+PFD+低频divider的LPE做过了，没有发现问题

从你说明来看，Dutycycle太低可能是个问题，这么低的dutycycle的输出驱动能力会是个问题，layout以后Extraction出来跑过仿真没有?

    学习中。

从你描述来看，你的feedback支路没有工作——没有feedback的clock——只要给reference clock就充电 最可能的原因：feedback clock的占空比太小导致驱动不了pfd——理论上那个pulse宽度有多少?小于1ns?
可以作如下尝试：1，让vco工作在最低频率以改善这个pulse宽度看能不能工作
                         2，看有没有可能做fib，将后级的/2/3输出作为divider的输出以改善pulse宽度——这个要花钱～～～

sdm工作与否没有关系；
loop参数正确与否没有关系；
至于关掉pfd后vctrl电压你说有0.6v左右，可能是因为此时vctrl为高阻点，寄生的dc path给了一个电位——仿真试试能不能看到。

是不是在PFD前加个DFF，二分频后，使得占空比都处于接近50%，这样设计比较好一些?

经过再次流片回来。结果发现第一版的电路不工作的问题是出在版图上。即使在LPE后的PLL也正常工作的情况下，不合适的版图依然造成电路死翘翘。

兄弟，能大概讲讲版图是哪里出问题吗?

xuexi，nice

小编，同上·渴望知道版图上的问题出在哪哈~

SDM。

READY STUFFFFFFFFFFF

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