VCO设计

没人回答吗?

不能超过

超过vdd会降低相位噪声性能. 你可以看看唐长文的毕业论文，上面讲的不错。

   嗯，知道了，谢谢啊~

   谢谢啊

   我的Vdd=1.8V。设计的时候Vx（Vy）振荡最高点是1.8V，然后我增大尾NMOS管W，尾电流增大，此时Vx（Vy） 振荡最高点是1.83V，相噪变好了，这是怎么回事啊?

这张图是不是有问题，p管交叉耦合是不是应该接到漏端

   同意。

  要是互补型的交叉耦合LCVCO的话，个人认为振幅是不能超过VDD的。你的振幅之所以能超过1.8V, 到1.83V是因为PMOS的交叉接的不是通常意义上的交叉吧，一般都是借到漏上的。按照你这样接的话更像是一个NMOS only的交叉耦合LCVCO，幅度可以超过vdd，而且幅度越大，相位噪声会越好，不过是以功耗为代价的，而且性价比不会太好。

有道理

    不好意思，那个图确实有问题，我实际上在cadence里面的原理图不是这样的，耦合线是连接漏级，但是振荡最高点超过了Vdd，相噪确实变好了~这是为什么啊?

   估计是你给的跨导过大，导致振幅超过Vdd

   是不是PMOS对管完全进入深线性区了之后就类似于一个NMOS only的了?想起来以前做的一个VCO的振幅的波谷一端可能为负值，可能是这个原因吧，不过个人觉得这样不是很好。振幅大了仿真出来的相噪会好，但是功耗肯定会大很多，而且功耗的增加比相噪的改善的代价要大。

   不是负值，但是波谷的电压只有40mV，是不是小了?我之前在论坛上看到说一般是150~200mV，是这样吗?

   我跨导是按3倍算的，不是这样吗?

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