半导体工艺的发展对模拟设计者的挑战

随着工艺微细, MOS管子速度越来越快, 我们在设计中会体会到把电路离散处理化
有很多好处. 这在后面我们再分析, 首先先谈一下为什么工艺微细化让数字设计者
也要考虑管子模拟特性. 举个例子-EMC的问题, 随着电子产品越来越小型化, EMC
设计变得很重要, 电磁噪音随着电源电压变低对MOS进行有效的ON/OFF的出错率
会增加. 还有辐射出来的电磁噪音会干扰到周边的电子产品. 至于到底产生了那些
电磁噪音, 我们一般都放在频域中分析, 这使得数字设计者要了解模拟频域分析的
知识.
  再谈一下离散时间分析变得越来越多的原因, 简单的用一句话概括就是: 可以同
时满足低消耗电力和高精度设计. 学过模拟技术的朋友应该都直到MOS管和
Bipolar管的Gm相比, 相同的电流下前者只有后者的1/3到1/4左右.
  而在一些像数字电视接收IC应用中, 要让gm变大才能满足设计, Gm越大, 消耗电
力也越大, 而如果采用离散时间分析, 像把信号用ADC转成数字再用数字滤波器滤
波的话, 总的设计难度和消费电力将有不少改进.但事物总是两面的, 离散电路往
往要主意它的量化噪声等问题.
  最后关于MOS管子, 前面已经谈过了工艺微细会给MOS带来Ft增加, Ron变小等
优点(这也是MOS几十年不断微细的动力吧), 但同时我们应该认识到其带来的缺点
, 首先就是特性变动率(mismatch), 这在设计OPAMP等电路中会变成要考虑的问题
. 另外在设计系统时, 比如Direct convertion 的IQ接收的话, I和Q信号的误差往往要
用数字校正来改善(比如DC offset等), 这里的数字校正技术又往往采用离散时间电
路来实现. 其次还有一个缺点就是1/F噪声(flick noise)会变得更大, 现在MOS的1/f
噪声一般影响到数MHZ的噪声特性. 像VCO电路, 采用最小gate长度的管子来设计,
往往发现它的相位噪声受MOS管1/f影响大. 所以常采用大L, 大W的MOS设计. (或
者用PMOS代替NMOS也可改善一些)

写得很好 学习了

支持，谢谢

支持，谢谢

支持~

Sigma Delta技术算是离散时间技术范畴吧

没有看懂内容

不错的分析啊

trade off

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