关于全差分电路中增益与setting time的关系？困惑中。
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对于给定的负载，增加输出电阻，从而增加增益，不能改变UGW，如果把增益提高，意味着主极点减少，而单位增益带宽不会变，setting的性能是否会下降啊，（不考虑doublet的影响），是不是一味增大增益没有意义啊?对于3pf的负载，用于14bit ADC电路，大家的单位增益带宽和setting time一般做到多少?一般偏置电流取多少合适?
不知道你的问题有没有解决?也想和你讨论下
增益和setting time其实没有直接关联，他影响的是精度。由于运放在ADC中的工作是接成闭环的，因此闭环增益实际上是1/F，一般来讲，开环增益需要满足>[2^(N+2)]/F，其中N是你的精度。
setting time主要分为liner setting time和slewing time两段。前者主要是由你的闭环带宽和相位裕度决定，后者主要是由SR决定，这些很多书上都有讲
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