cadence verilog-XL使用
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如何将verilog 的functional自动生成symbol?直接在tools里面调用verilog-XL设置环境参数时run directory一栏应该填什么呀?请大虾指教哇，急。
进入XL后，可以用design->Gen From Source生成，然后在里面只要每个改PIN的参数就可以了，把NWELL pn改为你的PIN所在的层就可以了，比如改为METAL1 pn。
dingding
直接打开你的functional，如果编译有错，则提示错误；如果无错且没有symbol，则会直接自动创建symbol；如果原来有symbol，则不管了，需要你自己查看原来symbol中pin和改过后的程序中定义pin是否一致，不然仿真会出错！
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
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