求助几个模拟问题（回答思考遇到过的问题即可）

1.用razavi书中电路图如下进行设计，bjt个数比为1:7:1，利用cadende里面优化工具，得到的ppm90多，而且电压也不是1.2v左右，可能是什么原因?

2.参考时钟，上升下降时间一般应设为时钟周期的多少进行仿真合理?
3.共模反馈，只用简单的开关电容，瞬态仿真分析不影响稳定过程，可行性以及实际应用可能有什么问题?
4.如何仿真衬底噪声对电路的影响?比如电源串联多大的电感
5.感觉用razavi的公式粗略手算和仿真结果相差很多，想问一下，输入管得gm一般会有多大（噪声、带宽比较好），几毫足够吗?

1. 这可能是你用的BJT model特别不一样吧，一般1.1V~1.3V都可以接受。
2. 如果你的仿真不包含噪声，那麽上升下降时间随你设定都不影响TRANS仿真的结果。
3. 瞬态仿真无法知道还有多少margin，再加上频域的gain & phase margin仿真 才会比较安全。
4. 你的电路的PSRR仿真出来之後就知道那个频率以上的PSRR不足，这时你就可以算出在VDD串联电感值与并联电容值。
5. 输入管的gm大部分应用几毫足够，过大的gm是浪费的，达到噪声、带宽规格，优化gm设计才是你要拥有的设计功力。

3q，问题1还是没有解决，同样的bjt，用带运放的带隙结构做出来就是11ppm，1.21v左右。用这种结构才1v左右，90ppm左右，管子工作都正常，不知道问题出在哪里

感谢2楼，受教了

这种带隙结构受沟道调制效应比较大，考虑cascode结构，观察下X与Y点的电压差多少，看是否是这个原因！

   问题1:可能的话1.环路增益不够：减小电流，M1，M2的vdsat要取得小                        2. 右边镜像出的电流不准：用cascade电流镜
                        3.ppm很大，不知道你仿真的温度范围是什么样?贴个图
问题4:你不可能准确仿真衬底噪声，因为你没有衬底模型，所有gnd都是直接接到一起，没有衬底电阻电容网络的模型，这个模型需要和工艺和版图相对应，目前都是研究阶段。

    我都用BJT用1:8可以得到比较小的ppm。你可以试试看。

不要简单说这个结构怎么样那个结构怎么样。同样的结构，会做的人能做得很好，不会做的人就是一塌糊涂。
要是CADENCE的优化工具那么有用，那做硬件的人都改行做软件去了。工具只是工具，方向得对。
不管是带运放的结构，还是直接CASCODE结构，我们为什么这么做你清楚没有?看看我们带隙计算的公式，那些假设你都做好确认成立了吗?如果没有做好，那些地方没做好?做了什么努力?已经到极限了吗?
这些东西都是基本的设计思考方法。在这些方法正确应用之前，谈什么噪声，gm范围，都是好高骛远的。

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