关于pipeline adc 的功耗问题
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请问各位大牛，有没有人做过流水线ADC的，
我想请教一下，如果要设计一个低功耗的流水线ADC，那么，从系统的角度考虑，
应该如何确定每一级的位数（假定总共10位），是不是每级2.5位的总体功耗比较低，
有没有达人给指点一下，另外，有没有这方面的资料，希望能分享一下，谢谢
另外，流水线ADC的低功耗设计应该主要从那些角度考虑，希望指点与帮助
谢谢
我想请教一下，如果要设计一个低功耗的流水线ADC，那么，从系统的角度考虑，
应该如何确定每一级的位数（假定总共10位），是不是每级2.5位的总体功耗比较低，
有没有达人给指点一下，另外，有没有这方面的资料，希望能分享一下，谢谢
另外，流水线ADC的低功耗设计应该主要从那些角度考虑，希望指点与帮助
谢谢
低功耗设计是较高级的设计阶段了
pipeline 里opamp share等技术对降功耗有很大帮助
1.5b/stages比较常用了
从系统到子电路都有太多讲究了
。
我想主要是还是scaling down之类的方法吧
要确定运放的功耗和比较器功耗后，根据级数（运放数），和每级位数（比较器）来综合考虑
MARK！
一共9级，前8级1.5bit per stage ,后一级2bit
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
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