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锁相环PLL的建立时间

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PLL一般有用于数字时钟的时钟源设计和用于射频RF的频率合成器，那么这两者的VCO的控制电压建立时间（到达稳定）的要求应该是不一样的，有谁知道，用于数字时钟系统的PLL的建立时间一般去多大吗?
谢谢啦

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