设计的ADC有偏码现象是怎么回事

设计了一个10bit每级1.5bit 运放共享的流水线ADC，当差分输入均接共模输入电压时，输出码不是511，而是有所偏差。
一共3块测试板，一块输出码为485,一块为540,一块为604,
各位做过ADC的同道，有没有遇到过这样的情况，是怎么解决的呢?
如果需要更详细的信息，可以回贴说明，我补充上去。
谢谢大家！

这是ADC 的offset，是正常的啊，不过好像有些偏大
offset主要是opamp的input offset造成的
前面有没有AFE?也会产生offset的
把这些offset统统折算到一起就ok了
不过你说的再详细一点，我可以估算一下输入offset到底有多少mV

前面没有AFE，就是一个有中心抽头的balun，把单端信号转成差分信号。
运放是全差分套筒式运放，W/L为640.采样开关为栅压自举开关。
采样电容为1pF。
还需要什么信息么?
我起初也认为是运放的offset，但是不应该偏差这么大的。

一般就是offset
不过你的offset 太大了
你的INL,DNL如何?
还有可能是版图没画好，很多地方common-to-diff feedthrough
你跑过后仿没?

offset 电压有公式可以估算
vos= 30/sqrt(W*L)这是input pair的
把S/H+ MADC1+1/2*MDAC2+ 1/4*MDAC3+ 。求和

INL和DNL很差的，测试的时候看起来噪声很大，还是不接交流输入信号时，输出的码就在偏码值附近略有抖动，大概在5~6个码的范围。
这应该是噪声的影响吧。
版图当时画的的确是比较赶，很多问题没有考虑到，据你的经验可能的common-to-diff feedthrough会出现在那些地方呢，我检查一下。
后仿跑起来太慢了，只是单跑采样保持或MDAC，也都挺正常的。

是啊，我也算过的，全差分结构的运放，offset也就是在mV级的，我这个偏码等效到offset都要到50mV左右了。
假设采样保持电路贡献一半也有二十几毫伏，同时各板的偏码值都不一样，挺奇怪的。
想可能会有PCB的原因，但是查看过进片的两差分电压，值都相等的。
ps：仿真怎么仿offset呢?

把单端信号转成差分信号试试看看

信号就是通过balun单端转差分的。通过balun的中心抽头给的共模电压。
当不接输入信号的时候，相当于直流共模输入电压通过两个线圈给到两个差分输出再给到芯片里的。

DNL INL是多少呢?有多差?
不改变input,5,6个码跳一般是noise
看offset 就跑monte calro 就好。
你单跑过MDAC的后仿么?还有SHA?

单跑过MDAC和SHA的后仿，结果都是可以接受的，也会出现差分两边建立幅度不同的情况，折算成offset大约在2mV以内的。

请问您的balun是自己搭建的还是买的呢?如果是买的，哪家公司的会比较好呢?3q

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