hspice .ends card missing at readin

我在unix中用hspice仿真一个时钟分频电路，遇到了怪异的问题，请高手指点！
这是我用到的三个文件，clk_div.cdl是数字综合出来的分频电路网表，clk_divlib.cdl为clk_div.cdl用到的模块定义，clk_divsim.cdl为激励网表
[attach]411919[/attach]
clk_div.cdl 开头结尾为下图所示，

clk_divlib.cdl 开头结尾如下图所示

激励网表为

仿真error为

明明有.ends，为什么会出现这样的error呢?
另外，更奇怪的是，在clk_divlib中把最后那个模块XOR2XLM和第一个模块ADDHXLM删掉（保存了文件的），terminal中仍然出现
.ends xor2xlm.subckt addhxlm co s a b vdd vss  这个问题以及同样的error提示。即使另建文件夹和文件，也同样的error。
请高人指点指点！
不甚感激！

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