5V制程NMOS power switch如何解决耐压问题？
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用5V制程做NMOS power switch，gate端用charge pump升到10V，chip Shutdown时用NMOS对power switch的gate电位进行下拉，那么下拉管的VDS要承受10V压差，很可能被打坏，请问各位大侠，有什么好方法解决这个问题吗?多谢了！
堆叠管子了。
为什么不关掉charge pump?
5V制程怎么可能承受10V，除非你任何时刻都保持每个管子的DeltaV都在5V以内，堆叠功率管不是好办法
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