首页 > 微波/射频 > RFIC设计学习交流 > 版图flatten后lvs出错

版图flatten后lvs出错

录入:edatop.com    阅读:
为什么将版图flatten之后再做lvs就报错了呢,有人遇到过这种情况吗?

很正常啊,hierarchy层次里的pin 可能都被你flatten到top上了
自己要读一下lvs report
有什么错先自己debug一下



    是你说的情况啊 那flatten因该怎么设置呢

没有办法,只有把pin 删掉



    pin 删掉了 怎么做lvs啊   是把pin删了 在打散然后再加上pin吗

这个很容易么,自己想办法咯
需要的pin留着呗

申明:网友回复良莠不齐,仅供参考。如需专业解答,请学习本站推出的微波射频专业培训课程

上一篇:请教一下,怎样让cadence中anologlib里的mos管在原理图上显示Vth?
下一篇:hspice仿真带隙不收敛

射频和天线工程师培训课程详情>>

  网站地图