ultrasim--stitch后仿真问题

一个项目是混合芯片，数字估计3~5万门左右，模拟估计也有几千器件。模拟Layout完、数字也布图完后（二者很难分开提取），看到ultrasim可以全芯片transistor级后仿真，想试一试。不知道是否可行，有人这样做过吗?这样的电路包括提取出来的寄生参数很多，看ultrasim的帮助文档说先将寄生参数提取出来为dspf或spef格式的文件，然后再stitch，但是还是云里雾里，不知道那位做过的达人指点一二，说说详细的操作，究竟怎么个stitch法?
    另外，我的芯片内还有一个IP，必须在foundry进行合并，现在拿到的只是一个框+verilog代码，所以后仿真中这部分也只有使用verilog代码进行，又该如何后仿真呢，因为这个IP在数字电路内部啊，前仿的时候倒不觉得什么，后仿就觉得整合好麻烦了。

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