芯片ESD测试问题

请问做芯片ESD测试时，VCC TO GND (+)   和 GND TO VCC (-) 有什么区别? 为什么两种case都要打?或者是VCC TO GND (-)   和 GND TO VCC (+) 的区别?Thank you

这是JEDEC ESD测试的标准，分别表示正负ESD电压pulse的测试。最大的区别就是电流释放通路的方向不同。建议你看看JEDEC的测试标准。顺便提一句，ESD设计应该从整体网络取考虑的，在不同的网络节点主意内部模拟器件的保护，不要让其他非ESD保护器件去分担ESD应力。

    这是JEDEC ESD测试的标准，分别表示正负ESD电压pulse的测试。最大的区别就是电流释放通路的方向不同。建议你看看JEDEC的测试标准。顺便提一句，ESD设计应该从整体网络取考虑的，在不同的网络节点主意内部模拟器件的保护，不要让其他非ESD保护器件去分担ESD应力。
   感谢您的回复，这些我了解，但我想知道的是这两种放电通路会有不同吗?例如VDD TO GND (+)和GND TO VDD (-),其余PIN都悬空，没感觉有什么区别?

如果VDD和GND之间有clamp，那么从VDD to GND与从GND to VDD的泄放机制是不同的，一个走沟道，一个走寄生的diode！

there's No difference   between  VCC TO GND (+)   和 GND TO VCC (-)  . It's the same discharge current path.

打ESD时，接地的PIN不一样，至于两种接法的ESD 电性能区别应该没有，如果有人知道差别的补充一下。
VCC TO GND (+)： gnd接地
GND TO VCC (-)： VCC接地

    这是指VDD TO GND (+)   和GND TO VDD (+)的情况，如果是VDD TO GND (+)   和GND TO VDD (-)是都走沟道的，没感觉有区别，但为什么两种情况都要测试呢?

根据ESD网络不同而言，通常VDD to GND存在两级保护，一级是主电流释放通路保证ESD相应迅速，第二级采用clamp，Mossiwi之类的钳位电路，保证从VDD到GND的电位低于MOSFET  Breakdown voltage。问题就来了：你如何保证正负电压下ESD释放电流都通过同一条路径呢?有时候Diode是相对低阻点电流就走Diode，而不是走GGNMOS的NPN。ESD测试时候还有一些考虑是针对内部器件的，看是否通过ESD测试会把它们打死，我们当然不想让内部器件区分享ESD Stress了。不知道这么说能否理解?举个例子吧！斯米特触发器的迟滞NMOS管，一端是接GND的，通常我会加100ohm poly res在Drain端，这就是仿制ESD测试时候出现电流走到这个open Drain NMOS的沟道里面，造成失效。如果说是正压测试这个问题不存在，负压测试就打死它了。

理论上芯片里面的放电通路是一样的，但是实际上正如5楼 ampper 所述，到外面所接仪器的地，是不同的，仪器的地，可能是一个良好的“大地”，这样对芯片的影响就有些许的不同。

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