current dac SI ouput impendence simulation
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最近在设计一个高速电流舵dac，发现如果算入switch寄生的Cdg电容，采用Vdc串联电感提供偏置，idc AC扫描仿真，SI的输出阻抗根本达不到SFDR指标！
例如如果开关寄生的Cdg=3f，那么其在80MHz频点等效的阻抗就只有1M欧姆了！这个差不多只能满足8bit的精度要求！
所以想请教下，是不是我的仿真就是有问题，那么在仿真是该如何去除Cdg电容的影响呢?谢谢
例如如果开关寄生的Cdg=3f，那么其在80MHz频点等效的阻抗就只有1M欧姆了！这个差不多只能满足8bit的精度要求！
所以想请教下，是不是我的仿真就是有问题，那么在仿真是该如何去除Cdg电容的影响呢?谢谢
把你的仿真图贴出来.......
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