10-bit 80Msps pipeline ADC问题请教（更新）

最近在做一个10bits 80M的pipeline AD，因为是第一次做，有很多问题想请教大家。
1. 我的运放采用的是fold cascode的gain boosting结构，有看到说辅助运放的带宽要是主运放带宽的10倍以上，都是指的闭环环路的开环带宽吧?那十倍以上会不会超过主运放的第二极点呢?我觉得很有可能啊
2.采样电容的选取是考虑热噪声和mismatch?我计算了下，热噪声算出的电容很小，是不是根据工艺文件考虑mismatch就可以了，看到有人写要1、2个pF，我看了工艺文件没那么大啊
3.一般运放的带宽比理论值大多少比较合适呢?100M?
4.我用理想的开关源仿MDAC，得到的差分输出电压符合要求，可是换了自己搭的开关电路后，差分输出稳定后都到不了1/2LSB以内（差2、300uV），可能是什么原因呢?我有看过不是驱动能力的问题
5.THD要怎样仿真，用matlab吗?
新问题：
6.把SH和第一级进行级联时，SH输出稳定时间明显增加。由于单仿SH时只是加了容性负载，是不是由开关产生的阻性负载造成SH输出稳定变慢?我有尝试将开关变大，但由于其还贡献电容，因此有最优值，但取最优值时SH输出稳定时间还是过长，难道我只能靠增加SH的运放带宽来达到要求?
本人比较菜，希望大牛们不吝赐教，先谢了

這些問題我也不太懂耶, 不知道有沒有大大可以詳細解釋一下, 3Q~

做ADC之前最好理论推倒一下， SHA, opamp, comp性能

回答其中一些问题
10位流水线ADC中，电容的mismatch占主要因素，主要考虑电容失配 一般理论计算的满足采样保持失配的MIM电容值大小为0.7~0.8pF（对10位精度，且输入摆幅为+1.0/-1.0V而言），但是设计中国留一定的余度，一般采用1pf。

对于带宽而言，在计算的时候你要留有10%左右的余度，比如说要求在4ns内稳定到精度范围内，那么你估算带宽的时候，就用3.6ns左右估算，调运放的时候带宽调到这个大小就行。其实调增益运放的时候，原来运放的带宽比如为1.0G，加上增益提高运放后，一般带宽会增加100~200M左右。

现在问题4已经解决了，我根据现有的工艺文件由mismatch得到的采样电容大约为0.5pF，没有那么大，个人觉得放大到0.6pF顶多了，不知道放大的意义在何处，既然是工艺厂商提供的，难道还怕他们做不到吗?不解

gain boosting 运放的带宽 大于运放闭环带宽即可，不需要你说的大10倍。
电容值可以参考论文上面他们一般取多大即可。

晕，不知道你怎么得到这个结论的，关于mismatch对于整个ADC的影响是否清楚
S/H的电容mismatch就不需要care，MDAC的cap的match才是需要关心的
foundry提供的mismatch report怎么去用是否清楚，考虑了几个sigma
还是有很多问题需要仔细考虑，从architecture上去考虑的
比如说：
做一个12bit/30MHz 的ADC， 2.5V power supply  5mA是不是够了
做一个10bit/200MHz的ADC，1.2V power supply  40mA是不是够了

“S/H的电容mismatch就不需要care，MDAC的cap的match才是需要关心的”  这个我知道
但后面提到“还是有很多问题需要仔细考虑，从architecture上去考虑的; c) J& u) k# M7 S* ~8 f0 T
比如说：
做一个12bit/30MHz 的ADC， 2.5V power supply  5mA是不是够了
做一个10bit/200MHz的ADC，1.2V power supply  40mA是不是够了”
就不太明白你想表达什么意思了

cap 的mismatch —> 决定cap size
cap size —> 决定power consumption
cap size —>决定 thermal noise
thernmal noise —> 决定snr
trade off between
speed,
cap size,
noise,
power consumption,
die size
performance

你说的我都明白 还有电容的sigma为0.04％ 比如某工艺中16个10um×10um的电容（大约是1.6pF）就可以满足 那么意味着采样电容选择1.6pF/4＝0.4pF就能满足要求了 不是吗 你所谓的电容取几个sigma又是什么意思呢

thd用hspice 就可以仿真了吧！没必要上matlab巴

急等大牛

自己顶

Post your waveforms before & after the switches, I may give you some suggestions. Usually the switches have little impact on the settling time, especially for 80MSps designs.

学习下

仿真结果我这贴不了。不是开关的前后电压有区别，是同一个点，只加电容和 加开关电容 有区别。我有对比在SH后加 电容 vs 电阻串电容，后者稳定时间是会增加。这也合乎常理，只是影响太大了，差不多有1ns。

1# ronialeonheart
关于这两点，我的建议是，首先找到那部分的Switch最影响settling在debug的时候，用替换法会很有帮助。就是讲，为了找到settling变慢的原因，可以将一部分switch替换成ideal switch，然后simu，看看是否有改善，没有的话再换掉另外一些，一般来讲3~5个回合就能发现关键的地方。
个人看法，在考虑了loading的情况下，用理想switch仿真有一定margin的话，问题很有能是switch ron引入的pole，建议使用实际的，而不是理想的switch重做AC simu，看看能不能发现什么。switch的Ron与settling time 的关系不是线性的，可能有个优化的点.。找到影响最大的switch后，可以sweep他的size来看看有没有比较好的地方。如果你已经做过了，sorry算我多说).
这方面，最近几年JSSC上的文章也不少的，有时间的可以找找看。
希望能有一点帮助。

Check your clockgen timing first, and switch charge injection, clock feedthru  as well.

谢谢回复 我的确有试过 但在优化点都达不到要求

我是用理想的时钟源来仿的 也有采用CMOS开关来cancel电荷注入 feedthrough就么办法了 有什么建议吗

没有一些具体的电路，只靠几句简单的描述是很难把根本原因找到的。

20# ronialeonheart
sorry,你已提到做过优化的。
另外，你提到确认过你的驱动能力是足够的，
能说明一下是怎样判断的吗?是用电流来判断的吗?
我想说的是，gm driving的期间是要考虑的。
例如讲，假设只有gm driving
---------------------------------------
gm是amp transconductance,
Ron是swtich的on resistance.
Cs是负荷
电路的时间常数是
tau=(Ron+1/gm)Cs
Cs=0.6p, 简单估算假设要求tau<T/(2*8)的话
T=1/80e6,可以得到
(Ron+1/gm)<1.3K
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如果你现在的设计，(Ron+1/gm)的不满足条件的话，我看你不得不增加的amp的带宽了。另外，考虑到slew，或许你可以稍微加大你的电流看看。

赞同

难道大家在计算op带宽的时候已经考虑了开关的影响吗 否则1ns的开关稳定时间再怎么留margin都达不到啊

好好学习，天天向上！

学习学习~

学习了

和小编同感。
呵呵

做ADC之前最好理论推倒一下， SHA, opamp, comp性能

thanks

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