LDO的瞬态响应上不去

同求,我也想知道

bandwidth, slewrate都得够才行，如果你没有输出电容可加的话。
基本上很难，这也就是为什么所谓的capless ldo其实用的人不多的原因。
不过，既然是数字部分的电源，应该不太在意毛刺吧。

谢谢楼上兄弟，BW到1M了，关键除了数字的电源，它还是少量模拟的电源，

Cap less的LDO，最好还是要加芯内电容，
大约50p~100pf比较能稳压！

CAPLESS,是不能用地

analog 和 digital 分开供电 通过片内的cap来降低analog supply的毛刺

可以分开，内部的电容太小，滤不掉模拟电源上的毛刺的！

如果分开合理的话 analog supply 的毛刺是digital kick back回来的 应该已经很小了

谢谢大家的回复，是不是应该在LDO的瞬态响应本身来优化，

不是吧！LDO

我也遇到了这个问题，我是通过加大片内电容来消除毛刺的，但是效果很有限，况且片内没有太多面积可加电容，其次我通过加大Pass管前面buffer的驱动电流来改善瞬态响应，导致整个LDO的功耗达到了900uA,不知道这个功耗是不是太大了。但似乎没有什么更好的办法了。PS：我的LDO负载是一个几十万门的数字模块，工作时钟为30MHz。
希望有高人来指点一二。

呼唤高人出现，给出正解！

quiescent是大了，一般就50uA以下（空载，满载效率在99%以上），可以用动态补偿方法，直接把buffer的零级点推出带宽之外，把系统整成2极点的，这样相位裕度至少有60度（一般可以搞到80度），这样瞬态响应会很不错的

quiescent是大了，一般就50uA以下（空载，满载效率在99%以上），可以用动态补偿方法，直接把buffer的零级点推出带宽之外，把系统整成2极点的，这样相位裕度至少有60度（一般可以搞到80度），这样瞬态响应会很不错的
楼上的兄弟谢谢回复，动态补偿方法怎么做，能说的具体点，这样做是把带宽做的比较大，那具体做到多少了?
盼回复！

15# pol_sky
logic 和 analog 电源应该分开过供吧，

ding  ding

good
nice question

如果模拟那边没有太多的地方可以挂电容,在数字电路那边分布地多挂些小电容试试看吧,芯片空的地方都垫上

ding ding ding！

顶起来！

赞同这个方法，虽然很笨，但是确是一个解决问题的方法。和layout商量商量，算出电容面积，看能不能尽量塞下。其实片内的LDO一般频率响应在40左右也可以用。静态稳定就行。把芯片的setup时间设置长一点就行。

50uA，是不加bandgap的吧?

200uA以内比较合理

版图设计也很关键的！

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