LDO这个问题大家遇到过吗，是怎么解决的？

最近做了一个LDO，是集成在芯片内的一个capless型LDO，用于给数字模块供电，数字模块的有效电流负载大约30mA，我的LDO输入电压是2.8V，输出一个1.5V的电压，现在遇到的问题是芯片回来测试，发现数字模块工作不正常，基本确定是LDO的问题，后经示波器观察发现输入电压2.8V存在较大的纹波扰动，于是在PCB上加入一个1uF的电容滤波，这时问题出现了，如果这个电容加在靠近芯片管脚的地方，芯片正常工作了，如果此电容加在离芯片管脚较远的地方，芯片依然不能正常工作。我在电路中模拟这两种情况进行仿真，这两种情况的区别就在于PCB上电容离芯片管脚的远近，体现在电路上就是电容一端离LDO输入电压端的金属长短不同而造成的金属电感和电阻不同，（示意图如下，手画请将就看）,仿真时做了一个电流镜来充当LDO负载，电流为一个从1uA到30mA的阶跃，根据单位长度金属的电感值约1nH/mm估算出仿真中电感的值约40nH,仿真发现当电流从1uA到30mA跳变时，仿真图中VIN的电压出现了Vpp=900mV的震荡，导致LDO输出也发生震荡，震荡摆幅大约也为900mV。 请问大家是否遇到过此类问题，是什么原因呢，又是怎么解决的

呢? 诚请高人解答，不胜感激！

对了，另外由于金属长度不同造成的电阻不同对此没有任何影响，就是电感有影响，所以图中只画了电感

这也是一个系统稳定性问题阿，把ldo环路分析加入LC的影响，相当于芯片vdd没有等效接地。

在两个LDO spec上面找到的内容，看来就是说这个问题
Input Capacitor
An input capacitance of ≅ 1μF is required between the
device input pin and ground directly(the amount of the
capacitance may be increased without limit). The input
capacitor MUST be located less than 1 cm from the device
to assure input stability. A lower ESR capacitor allows the
use of less capacitance, while higher ESR type (like
aluminum electrolytic) require more capacitance.
Capacitor types (aluminum, ceramic and tantalum) can be
mixed in parallel, but the total equivalent input capacitance/
ESR must be defined as above to stable operation.
There are no requirements for the ESR on the input
capacitor, but tolerance and temperature coefficient must
be considered when selecting the capacitor to ensure the
capacitance will be ≅ 1μF over the entire operating
temperature range.
输入电容
1μF输入电容被连接在输入引脚和地之间（如果没
有限制，电容的值可以被增大）。这个电容必须放
在离输入引脚不超过1cm的位置，然后将其另一端
接到模拟地上。任何质量好的陶瓷电容、钽电容或
薄膜电容都可以作为输入电容。

个人感觉L4应该是正确答案，和我想的差不多。
不过我感觉是：离输入端远的时候是不是对输入的纹波没有起到过滤的作用?

都是高人啊，学习了

对于stability来说, pass transistor 看到的supply impedance 要越小越好，因为有那么大一个impedance,不管是inductance还是resistance,都会stabiliy产生影响。再退一步，就算没有影响，这个impedance也会让supply的transient response变坏。

应该是PSRR问题吧！

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