DAC 仿真问题
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我在做DAC时有一个问题很不清楚，在DAC仿真时，用verilog-a做了一个理想的ADC，那么这个ADC的输入频率，时钟采样频率，与DAC的时钟采样频率有什么关系，应该怎么设?求分析！
期待答案……
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