关于实现快跳频的频率综合器的问题
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请教PLL大牛，假如我想实现1Mbps的数据传输速率，而每比特跳频4次，那么应该是250ns就得跳一次频，是不是意味着每次跳频后，PLL必须至少在250ns内稳定到预期的频率。这用常规的结构（如整数分频）可以实现吗?求解答！
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